ページの先頭です。

プリント基板実装における注意点・留意事項

工程検査での破壊要因

インサーキット検査(I.C.T.:In Circuit Test)での不良要因として多いのが前工程における静電気破壊ですが、PCB基板実装後の機能検査(F.T.:Function Test)での破壊原因として多いのが過電圧などの電気的オーバーストレス(E.O.S.:Electrical Over Stress)破壊です。 まれに静電気劣化した半導体デバイスがインサーキット検査で規格内となり、機能検査で破壊するといったケースもあります。

インサーキット検査

インサーキット検査はPCB基板の実装部品の逆挿入などを検出する試験で、PCB基板の特定端子に数[V]前後の電圧を印加して漏れ電流を測定し、インピーダンスの大小で実装部品の逆挿入などの有無を判定する検査です。
ICなどの半導体デバイスはGND端子を基準に動作保証されており、各端子とGND間に逆電圧を印加すると内部回路の寄生動作で保証外の回路接続となり、半導体デバイスの製造ロットによりインピーダンスが大きくばらつくことがあります。
インサーキット検査の際はこれらの特性を十分にご理解いただき、半導体デバイスに適切な極性で印加されるようご配慮ください。

動作検査・実装検査

検査工程では、PCB基板に簡易的な抵抗負荷を取り付け動作を確認する動作検査と、L負荷などより実際の装置動作に近い実装検査があります(機能検査は動作検査に含みます)。これら検査における注意点について次に示します。

過電圧印加

1)検査時の過電圧印加
動作検査・実装検査において検査装置からの過電圧サージによる破壊事例がありますので、検査条件決定時は各部波形をオシロスコープで十分確認し、半導体デバイスが過電圧破壊しないようにご配慮ください。

2)静電対策マットでの過電圧印加
静電対策マットは導電性のマットです。静電対策マット上にPCB基板をおき動作検査を行って半導体デバイスを過電圧破壊させた事例があります。

3)金属放電板等による過電圧印加
動作検査・実装検査の後、PCB基板の各コンデンサに充電された電圧を放電するため、金属板や金属網の上にPCB基板を載せて放電させないでください。コンデンサに充電された高電圧が、金属版や金属網を介して半導体デバイスの低耐圧端子に印加され、過電圧破壊させた事例があります。

4)導電性通い箱による過電圧印加
動作検査・実装検査を済ませたPCB基板を、導電性通い箱に入れる場合は、完全に放電させてから入れてください。
PCB基板の放電が不十分で、残電圧が導電性通い箱を介して半導体デバイスの低耐圧端子に印加され、半導体デバイスを過電圧破壊させた事例があります。

負電圧印加

ICなどの半導体デバイスはGND端子を基準:0[V]として設計されています。GND端子より低い電圧が他の端子に印加されることを「負電圧印加」と呼び、ICの誤動作や劣化・破壊原因となりますのでご注意ください。

工程バーンイン

PCB基板や装置の初期不良をスクリーニングするためバーンイン試験を行う場合があります。
バーンイン工程でも過電圧印加に配慮する必要がありますが、特に装置をベルトコンベアで移動させながら通電する場合は通電電圧が瞬時電圧低下する場合があります。瞬時電圧低下から復帰するときにdv/dtの大きな電圧が印加される場合があり、半導体デバイスが誤動作したり劣化・破壊した事例がありますのでご注意ください。